先看新聞：

“SANTA CLARA, Calif., May 3, 2017 – VeriSilicon Holdings Co., Ltd. (VeriSilicon), a Silicon Platform as a Service (SiPaaS?) company, today announces VIP8000, a highly scalable and programmable processor for computer vision and artificial intelligence. It delivers over 3 Tera MACs per second, with power consumption more efficient than 1.5 GMAC/second/mW and the smallest silicon area in industry with 16FF process technology.”

“2017年5月4日關于互聯(lián)網的新聞稿，中國上海——楷登電子（美國Cadence公司，NASDAQ: CDNS）今日正式公布業(yè)界首款獨立完整的神經網絡DSP —Cadence? Tensilica? Vision C5 DSP，面向對神經網絡計算能力有極高要求的視覺設備、雷達／光學雷達和融合傳感器等應用量身優(yōu)化。針對車載、監(jiān)控安防、無人機和移動/可穿戴設備應用，Vision C5 DSP 1TMAC/s的計算能力完全能夠勝任所有神經網絡的計算任務。”

隨著VeriSilicon和Cadence相繼發(fā)布支持AI（神經網絡）的DSP IP，加上CEVA和Synopsys，幾家主流DSP IP廠商全部粉墨登場。之前的系列文章“處理器IP廠商的機器學習方案”中已經介紹關于互聯(lián)網的新聞稿了CEVA和Synopsys的方案。今天看看VeriSilicon和Cadence的方案吧。

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　　VeriSilicon推出的DSP IP編號為VIP8000，目前在其網站上還沒有詳細的介紹，只能從新聞稿中看看它的框圖和主要的feature。

圖片來自www.verisilicon.com

從新聞稿中可以看出，VIP8000不屬于VeriSilicon之前的ZSP DSP系列，而是用了后來收購的Vivante的名字。“Vivante VIP8000由高度多線程的并行處理單元、神經網絡單元和通用存儲緩存單元組成”。從這段文字可以判斷“Programmable Enginer”很有可能是基于Vivante的GPU，而不是類似CEVA的vector DSP。這是這個架構中最有趣的一點。

新聞稿中提到的VIP8000的重要feaure包括：

1. 在16nm FinFET工藝制程下，VIP8000可提供每秒超過3 Tera MACs的計算能力，能耗效率高于1.5 GMAC/秒/毫瓦，并且占用硅片面積是業(yè)內最小。

2. VIP8000可以直接導入由Caffe和TensorFlow等主流深度學習框架生成的神經網絡，并可利用OpenVX框架將神經網絡集成到其他計算機視覺功能模塊中。它支持當前所有的主流神經網絡模型（包括AlexNet、GoogleNet、ResNet、VGG、Faster-RCNN、Yolo、SSD、FCN和SegNet）和層類型（包括卷積和去卷積、擴張、FC、池化和去池化、各種規(guī)范化層和激活函數(shù)、張量重塑、逐元素運算、RNN和LSTM功能），旨在促進新型神經網絡和新型層的采用。神經網絡單元支持定點8位精度和浮點16位精度，并支持混合模式應用，以實現(xiàn)最佳計算效率和準確率。

3. Vivante VIP8000的VIP-Connect接口支持客戶快速集成專用硬件加速單元，使之與標準的Vivante VIP8000硬件單元實現(xiàn)協(xié)同運作。

4. 該處理器由OpenCL或OpenVX進行編程，并在含客戶專用硬件加速單元在內的硬件單元中采用統(tǒng)一的編程模型。所有硬件單元同時工作，共享緩存數(shù)據，可顯著減少帶寬。

5. 為了更好地服務于不同細分市場的嵌入式產品，Vivante VIP8000可以靈活配置，其并行處理單元、神經網絡單元和通用存儲單元分別具有可擴展性，且ACUITY SDK可提供培訓和整套IDE工具。

第一條應該是VIP8000最大的亮點，但是新聞稿中的這種描述太過籠統(tǒng)，在看到更詳細的分析和數(shù)據支持之前，基本無法評價，大家看看就好。其他的feature和工具基本已經是現(xiàn)在這類IP的標配了，也沒太多新鮮的東西（似乎支持的NN類型要多一些）。工具什么的，如果不親自用用，是無法知道有什么坑的。

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Cadence新聞稿的標題是這樣的“Cadence Unveils Industry's First Neural Network DSP IP for Automotive, Surveillance, Drone and Mobile Markets”。我首先注意到的是First這個說法，之前CEVA和Synopsys都推的支持神經網絡的DSP IP，這個“第一”從何而來呢。仔細一看，Cadence推出的Vision C5 DSP是專門針對神經網絡處理的，而不是像之前的方案一樣，用Vision DSP + NN Engine。從這個意義上來說，也可以說是第一個。

來自ip.cadence.com

從上圖來看，Vision C5 DSP確實是專門針對NN的，“Heavy-Duty Always-On NN”。而傳統(tǒng)的CV則由Vision P5/P6 DSP來完成。這也意味著未來使用Cadence方案的SoC，可能需要同時使用兩個DSP，比如P6+C5，相較CEVA的Vision DSP + NN Engine緊耦合方案，其綜合效果還有待考察。不過對不同的應用來說，這也是多了一種選擇。

相對VeriSilicon而言，Cadence網站上對Vision C5 DSP已經有了較為詳細的信息。下表就是P5，P6，C5 DSP核的一個對比。C5比較重要的指標是包括了1024個8 X 8的MAC（如果是16bit運算則是512個）。

來自ip.cadence.com

C5 DSP的框圖如下：

來自ip.cadence.com

而C5處理器具體的feature如下：

　　1. 不到1mm2的芯片面積可以實現(xiàn)1TMAC／秒的計算能力（吞吐量較Vision P6 DSP提高4倍），為深度學習內核提供極高的計算吞吐量

　　2. 1024 8-bit MAC或512 16-bit MAC 確保8-bit 和16-bit精度的出色性能

　　3. 128路8-bit SIMD或64路16-bit SIMD的VLIW SIMD架構

　　4. 專為多核設計打造，以極少的資源代價獲得NxTMAC的處理能力

　　5. 內置iDMA和AXI4總線接口

　　6. 使用與Vision P5和P6 DSP一致的經驗證軟件工具包

　　7. 基于業(yè)界知名的AlexNet CNN Benchmark，Vision C5 DSP的計算速度較業(yè)界的GPU最快提高6倍；Inception V3 CNN benchmark，有9倍的性能提升。

1024個MAC和一些專用的NN加速器相比不算太多。從公開資料看，這個數(shù)字比CEVA和Synopsys的NN Engine要多一點。從框圖來看，C5 DSP還是基于Cadence之前的DSP架構，而非專門設計的NN加速器，這種架構最后的實現(xiàn)效率如何還有待觀察。

　　對于這些信息的分析，大家可以參考我之前的文章：處理器IP廠商的機器學習方案 - Synopsys和處理器IP廠商的機器學習方案 - CEVA。其中對如何看待這些DSP核的feature有比較詳細的說明，這里就不再贅述了。

　　到目前為止，主要的DSP IP廠商都推出了自己的神經網絡處理器方案（沒算ARM這個IP大玩家）。新東西也好，老架構也罷，足見大家對這個方向的重視。兩天內的新聞給我的感覺是，好戲剛剛開場，已經聞到了硝煙的味道。

T.S.

題圖來自網絡，版權歸原作者所有

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